Mr
Alexander Menshikov
(KIT)
03/03/2015, 08:30
Vortrag
Viele Experimente erfordern eine Digitalisierung zeitlich kurzer Signale. Im KIT wurde speziell dafür ein 16-Kanal-Digitalisierungsmodul auf Basis von vier DRS-4 ICs entwickelt. Der DRS-4-IC beinhaltet 9 kapazitive Arrays mit jeweils 1024 Zellen zum Speichern der analogen Signale mit einer Abtastfrequenz von 700 MHz bis 5 GHz.
Nach einer Triggerung werden die kapazitiven Speicherelemente...
Mrs
Nina Parkalian
(Forschungszentrum Jülich, GmbH)
03/03/2015, 09:30
Vortrag
A phase locked loop structure will be presented, which generates the sampling clock for an ADC in an on-chip pulse detection receiver.
Phase locked loops generate output clocks with the same phase as and a multiple of the frequency of a reference clock. The main blocks of a PLL are a phase frequency detector (PFD), a charge pump, a loop filter, a voltage controlled oscillator (VCO) and a...
